第1篇 設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)

epb算法設(shè)計(jì)與驗(yàn)證工程師 上海匯眾 上海匯眾汽車(chē)制造有限公司,上海匯眾,匯眾 招 聘 崗位: epb算法設(shè)計(jì)與驗(yàn)證工程師

工 作 地點(diǎn): 上海市浦東南路1493號(hào)

數(shù) 量: 2人

學(xué) 歷 要求: 碩士及以上學(xué)歷

專(zhuān) 業(yè) 要求: 車(chē)輛工程、控制工程或相關(guān)專(zhuān)業(yè)

英 語(yǔ) 能力: 英語(yǔ)cet6以上

經(jīng) 歷 要求: 有3年以上底盤(pán)電控產(chǎn)品開(kāi)發(fā)經(jīng)歷

性 別 要求: 不限

年 齡 要求: 不限

經(jīng) 驗(yàn) 要求: 3年以上底盤(pán)電控產(chǎn)品的控制算法的設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)

其 他 要求: 熱愛(ài)這個(gè)行業(yè)、勤學(xué)肯干,具有團(tuán)隊(duì)協(xié)作精神

工作職責(zé):

1)根據(jù)電子駐車(chē)系統(tǒng)(epb)算法代碼進(jìn)行控制算法驗(yàn)證工作;

2)利用相關(guān)的工具,如tessy,qac,polyspace等進(jìn)行軟件單元測(cè)試;

3)編寫(xiě)算法軟件單元測(cè)試用例;

4)撰寫(xiě)控制算法軟件驗(yàn)證相關(guān)的報(bào)告和文檔;

5)熟悉軟件釋放流程,管控軟件發(fā)布質(zhì)量。

優(yōu)先經(jīng)驗(yàn)和技能:

1)精通控制理論;具有汽車(chē)系統(tǒng)動(dòng)力學(xué)、制動(dòng)系統(tǒng)等專(zhuān)業(yè)知識(shí);

2)具有開(kāi)發(fā)電子制動(dòng)系統(tǒng)項(xiàng)目的經(jīng)歷者優(yōu)先,包括epb、abs、tcs、esp等;

3)熟練使用matlab/simulink等建模工具; 熟練使用tessy,qac,polyspace等測(cè)試軟件;熟悉c語(yǔ)言;

4)熟悉misra c規(guī)則;

5)有歐美外資、合資企業(yè)的工作經(jīng)歷者優(yōu)先。

第2篇 ic設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)

ic設(shè)計(jì)驗(yàn)證工程師 西安紫光國(guó)芯半導(dǎo)體有限公司 西安紫光國(guó)芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國(guó)芯,西安紫光國(guó)芯半導(dǎo)體有限公司,紫光國(guó)芯 以下招聘職位均為公司設(shè)計(jì)服務(wù)部門(mén)的工程師職位,為上海大型國(guó)際ic公司以及國(guó)內(nèi)頂端ic公司提供on-site設(shè)計(jì)服務(wù)。

西安紫光國(guó)芯的設(shè)計(jì)服務(wù)部門(mén)能夠提供高端設(shè)計(jì)服務(wù),具備從設(shè)計(jì)規(guī)格到芯片流片完整流程的設(shè)計(jì)經(jīng)驗(yàn),包括:設(shè)計(jì)實(shí)現(xiàn)、功能驗(yàn)證、綜合和dft、物理實(shí)現(xiàn)、時(shí)序和物理檢查、流片。公司在過(guò)去幾年中成功為客戶(hù)完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計(jì)和流片,幫助客戶(hù)低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國(guó)內(nèi)最大的設(shè)計(jì)服務(wù)外包服務(wù)商,所服務(wù)的客戶(hù)均為國(guó)際知名大型芯片設(shè)計(jì)公司以及國(guó)內(nèi)頂端芯片設(shè)計(jì)公司,具備一流的技術(shù)及設(shè)計(jì)環(huán)境以及良好的文化氛圍,我們的員工在客戶(hù)端承擔(dān)核心技術(shù)板塊,使其可以快速穩(wěn)定成長(zhǎng)。

我們各個(gè)業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計(jì)開(kāi)發(fā)環(huán)境,良好的企業(yè)文化以及人文關(guān)懷,優(yōu)厚的薪酬待遇,完善的休假體系,全面的社會(huì)及商業(yè)保險(xiǎn)。誠(chéng)邀有志ic事業(yè)的人才加盟共同發(fā)展!

responsibilities:

1. according to the design specification, be responsible for the verification plan and verification objective definition.

2. test-bench development (modeling, assertions, checkers, monitors, score-board, regressions, coverage), test-case development (sequence, vrad) and integration.

3. work with random verification methodology(vmm, ovm, uvm, erm)

4. work as an independent verification engineers to check the design functionality at soc module level and chip level.

5. work as interface with front-end and back-end engineer to optimize or review the design architecture and implementation.

6. verilog or vhdl coding according to design specification or external/internal ip integration.

7. support the post simulation with gate-level verilog or vhdl net list.

requirements:

1. either bachelor, master or phd in microelectronics, electronic engineering, or related field, 2+ years of verification working experience.

2. experience with verification language (specman/e-language, system-verilog, vera)

3. experience with rtl coding and simulators (modelsim, nc-sim).

4. basic knowledge of script language (perl, tcl, c-language and so on)

5. knowledge about 2g/3g/lte handset baseband architecture, arm, ahb architecture is a plus.

6. knowledge about baseband chip peripheral (usb2.0/usb3.0, ssic, mipi) is a plus.

7. team oriented, love to work in young, international and highly motivated teams.

8. good command of english

第3篇 芯片設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)

芯片設(shè)計(jì)驗(yàn)證工程師 瀚芯咨詢(xún) 上海瀚芯商務(wù)咨詢(xún)有限公司,瀚芯咨詢(xún),瀚芯 soc 芯片設(shè)計(jì)驗(yàn)證工程師 asic verification engineer

position: ic design verification engineer, or above level

location: shanghai

responsibilities:

-understanding the expected functionality of designs.

-developing testing and regression plans.

-verification with verilog / system verilog / uvm

-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage.

-designing and developing verification environment.

-running rtl and gate-level simulations/regression.

-code/functional coverage development, analysis and closure.

requirements:

-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.

-system verilog, vmm/ovm/uvm verification methdology.

-industry standard asic design and verification

-master's degree with 5+ years of experience